摘要：随着集成电路产业的迅速发展，集成电路设计的安全性越来越受重视，电路设计盗用等知识产权（IP）侵权行为严重损害了设计者和消费者的权益，阻碍了集成电路产业的发展。本文提出了一种有效保护IP核的方法，通过设计一个保护电路，控制功能电路运行结果的输出，在消费者未取得合法授权时，功能电路无法正常工作，从而达到了保护电路的目的。本文将该保护方法运用在实际的电路上，进行仿真并验证了该方法的有效性。本文网络版地址：http：//.cn/article/266049.htm
关键词：IP核；IP保护硬件锁保护法；路径延时
DOI： 10.3969/j.issn.1005-5517.2014.11.006
引言
随着片上系统SoC的迅速发展，IP复用的知识产权保护问题日益严重，危害了设计者和消费者的权益[1-3]。为了有效地保护IP核，需要有切实有效的保护方案。本文提出一种积极的IP保护方法。它通过设计一个支路保护电路来锁定需要保护的功能电路，用户只有在获得授权并得到正确的密钥后，才能解锁该电路，从而实现保护电路的功能。该方法的基本原理是比较功能电路和保护电路的路径延时，如果二者相同，则功能电路的输出结果可以正确输出，否则结果将无法向下传递。和传统的采用密码算法对IP核进行加密的方法相比，本方法不仅可以防止IP核流通过程中的盗用，还可以防止IP核使用过程中的盗用。
1 背景技术
目前主流的IP核保护方法有加密保护法[4]、水印保护法[5]和基于硬件锁的保护法[6]。加密保护法使用密码学算法对IP核进行加密，可以防止IP核在流通过程被盗用。在合法用户获得密钥解密IP核后，它就失去了保护。水印法[7]在电路中嵌入代表设计者信息的数字水印，通过提取该水印达到IP识别和追踪的目的。水印法属于被动IP保护法。基于硬件锁的保护方法则是在芯片制造后，利用工艺偏差与逻辑功能的相互关联来锁定每一个芯片，没有解锁的密码，芯片不能正常工作。该方法主要针对芯片的IP保护。
IP核根据设计的灵活性分为软核、固核、硬核三大类，依次灵活度依次降低[8]。本文所要保护的是IP固核，固核指的是带有平面规划信息的网表，通常以RTL 代码封装和对应的具体工艺网表的混合形式提供。将RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线即可使用。固核兼具设计灵活性和性能可预见性是IP 核的主流形式之一。所以，IP固核的保护尤为重要。
本文采用的是硬件锁保护方法，实现对IP固核的保护，保护电路加入了状态机实现密钥的检测，只有在密钥输入正确的情况下，保护电路才会解锁被保护电路。
2 实现方法
2.1 电路结构
如图1所示，电路包括左右两条数据路径，右边的数据路径是待保护的电路，其输入到运行结果需要经过多个周期。左边的部分则为添加的保护电路，控制右边电路的输出，达到输出或者屏蔽的目的。该保护电路主要包括两部分：一是移位寄存器，在功能电路的使能信号、输出有效信号以及状态机的输出信号的联合控制下进行移位操作；二是进行密码检测机，只有在用户输入的密码完全正确的前提下，移位寄存器才能正常移位，进而达到解锁功能电路的目的。
图1中ce为整个电路的使能信号，data为功能电路的输入数据，out2为功能电路的运行结果，RDY信号为功能电路的输出有效信息，即在经过UPC的输入输出延迟后，out2输出运行结果，同时RDY信号有效。R为移位寄存器的使能信号，移位寄存器的输出接受状态机的密码检测，如果密钥匹配，则状态机的输出不影响移位操作。ce和RDY信号分别控制移位寄存器的开始移位操作和结束移位操作。
右边的数据路径在使能信号的驱动下是能正常工作的，其工作不受左边保护支路的影响，左边支路的保护作用主要体现在是否让电路的运行结果正确输出，这就涉及到左边电路与右边电路的路径延时匹配问题。在下一节中介绍两条路径的匹配问题。
2.2 路径的匹配
功能电路在经过一定的输入输出延时后，运行结果将在out2管脚显示，如果在此刻及以后的时间内，保护电路的输出管脚mux（即选择器的选择端）输出值1，那么经过图中的选择器后，功能电路运行结果out2将在out端口可用。
保护电路和功能电路共用使能信号ce，假如移位寄存器中存入正确的密钥，则在状态机的控制下，移位寄存器正常移位。每个周期移动一位，直到UPC电路的输出有效信号RDY经过n周期后有效，移位终止。此时，fsm_out 输出仍为高电平，若此时SRL的输出out1为高电平1，那么经过“与”门操作后，将实现解锁的目的，即初始值的n-bit对应为解锁位，n对应于功能电路的延迟周期。如果SRL中的初始值输入错误，则状态机输出fsm_out为低电平0，移位寄存器停止移位，电路被锁定。
由此可见，只有在移位寄存器的初始值输入正确的情况下，两条路径的延时才能匹配，达到解锁的目的，否则，电路将被锁死。对于n比特的初始值，猜出正确序列的可能性为1/（2n），故n越大越有利于提高该保护方法的可靠性。
3 实验结果
为了验证该保护方法的有效性和可靠性，本文将引入图2所示三个电路进行验证，不同电路具有不同的输入-输出延迟周期。实验过程如下：
首先，三个电路都执行32位的浮点运算，包括浮点乘法器和浮点加法器。实验选用的FPGA器件是xc5vlx220，设计的工具包括Xilinx ISE， Modelsim 以及功耗分析器[9]。选用FPGA中的LUT来实现移位寄存器，原因在于，电路的保护应尽量节约成本，且保护电路的加入应不影响原始电路的速度，相比于其他移位寄存器电路实现方式来说，用LUT实现移位寄存器能有效地节省资源，且增加的额外功耗较小。在Xinlix FPGA内部，有两种类型的LUT，分别为4-input LUT和6-input LUT，可以分别用来作为16位和32位的移位寄存器。还可以对LUT级联来实现更多位移位寄存器。
（1）设置浮点乘法器的延迟为5，浮点加法器的延迟为10，则上面三个电路的输入-输出延迟分别为15， 25和35。 此时未添加保护电路，对设计进行综合、布局布线，并记录其面积、频率以及功耗等设计性能参数。
（2）为三个电路添加保护电路，并在综合和布局布线后利用Modelsim进行时序仿真，记录设计的面积、运行速度和功耗。
图3为图2中电路（ a ） D e s i g n 1的仿真结果，密钥为16’b1010010001000001，out1输出正好为密钥值，说明密钥输入正确，从图中可以看出RDY有效以后功能电路的输出结果out2传递到电路的输出端口out。说明电路成功被解锁。
但若在移位寄存器SRL初始化时输入16’b10101xxxxxxxxxxx，其仿真结果如图4所示，状态机检测到第五位密码输入错误，输出fsm_out为0，并终止移位寄存器的移位操作。最终导致功能电路的输出结果不会传递out端口，从而达到了保护目的。
接下来讨论加入保护电路对功能电路带来的影响，表格1中 Design1_ p，Design2_p，Design3_p依次对应于图2中的三个电路加保护电路后所得到的设计，表中对比了加入保护电路后的设计，相比于未加保护电路时在资源消耗、电路的运行速度以及功耗方面的差异。由数据可知，由保护电路引起的额外资源消耗和功耗很少，且随着功能电路路径延时的增大，由保护电路引起的额外资源消耗所占的比例更小。实验结果还表明电路的运行速度在有些情况下有所加快，是由于保护电路的加入，使得原本分散的LUT有向Slice中聚集的趋势，从而提高了电路的运行速度。
表中的最后列为1 / l a t e n c y（latency为功能电路的路径延时）的值，其值的大小表示盗用者猜中密钥的概率，该值越小，说明密钥的安全性越高，再次证明了功能电路的延迟越大越适合采用该保护方法。但是在实际的功能电路设计时，并非延迟越大越好，还应当考虑路径延迟对功能电路面积、速度以及功耗等因素的影响，所以应该在一定范围内选择适当的延迟来完成功能电路的设计。
4 总结
本文提出了一种基于路径延时匹配的IP固核的保护方法，即设计旁路保护电路，通过输入密钥以及密钥检测机制来达到与被保护电路的数据路径相匹配，实现硬件电路的保护，只有消费者取得合法授权时，功能电路才能正常工作。该保护方法需要的额外开支少，不影响电路的速度，而且可靠性高。与现有的IP保护方法能很好地融合在一起，共同为集成电路产业的发展做贡献。
参考文献：
[1] D. Saha and S. Sur-Kolay， “SoC： a real platform for IP reuse， IP infringement， and IP protection，” VLSI Des.， vol. 2011， pp. 5：1–5：10， Jan. 2011.
[2] 邢强， 骆丽. 集成电路设计中 IP 核的保护措施[J]. 中国集成电路， 2006， 6： 022.
[3] Biggs J， Gibbons A. 实现基于 IP 核技术的 SoC 设计[J]. 电子产品世界， 2002， 17： 012.
[4] 张修丽. AES 加密 IP 的优化设计及旁路攻击研究[D]. 上海交通大学， 2010.
[5] A. Abdel-Hamid， S. Tahar， and E. Aboulhamid， “A survey on IP watermarking techniques，” Design Automation for Embedded Systems， vol. 9， no. 3， 2004.
[6] F. Koushanfar， “Hardware metering： A survey，” in Introduction to Hardware Security and Trust. Springer， 2012， pp. 103–122.
[7] 苗胜， 戴冠中， 慕德俊， 等. 基于 FPGA 的 IP 核水印保护方法[J].微电子学与计算机， 2007， 24（3）： 30-33.
[8] 潘中平. 我国商用 IP 核的现状和发展对策[J]. 中国集成电路， 2002， 4： 016.
[9] http：//， “Xilinx power estimator user guide，” accessed 2009.
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