【摘要】利用高集成度的CPLD器件和方便灵活的单片机控制电路设计的DDS频率合成器电路克服了传统频率合成技术的不足，具有高速频率切换、高频率稳定度、相位变化连续的优点，广泛应用于广播通信领域。
【关键词】DDS工作原理；系统设计与实现
一、DDS的基本工作原理
DDS的基本原理是通过定量采样，查表的方式产生波形。实质为通过系统时钟（参考频率）进行对相位的间隔可控采样。DDS电路由数控振荡器、数/模数转换器和低通滤波器3个部分构成。其中数控振荡器由相位累加器和查询ROM构成，N位加法器和N位累加寄存器级联构成相位累加器。相位累加器输出的数据被用作查询ROM（波形存储器）的相位取样地址，经查询表ROM（波形存储器）可得出波形抽样值，进行相位到幅度的转换，之后数模转换器将波形的数字量幅度转化为模拟量的频率。低通滤波器滤除不需要的高次取样谐波分量，得到频谱纯净的波形信号。DDS工作原理框图如图1所示：
图1 DDS工作基本原理
每个参考时钟周期fc到来后，控制字K在相位累加器内与N位累加寄存器的参考频率相位相加，相加结果的高M位作为ROM查询表的地址，低N位作为反馈值与下一个时钟周期fc到来后的控制字K相加。每个时钟周期fc到来后频率控制字K被累加一次，合成信号的相位就是相位累加器输出的数据，通过改变相位控制字K，就可以得到输出频率fout，频率控制字K和输出频率fout关系为：
fout=Kfc/2N，其中N作为相位累加器的位数，fc为相位累加器的时钟频率。
二、系统的设计
整个系统电路由单片机控制部分、DDS通道电路部分、信号波形缓冲调整部分组成。电路框图如图2所示：
图2 系统设计框图
电路设计采用AT89C2051单片机作为控制器电路，AT89C2051本身带有2K字节的可编程可擦除EPROM存储器，用于存储数据和指令程序。由单片机、驱动放大电路74HC245和8位拨码开关组成频率控制电路。通过拨码开关的通断5V上拉电阻来确定频率控制字的数码，系统采用中断查询的方式接收通过拨码开关输入的频率预置数值。AT89C2051单片机根据拨码开关预置数来计算需要输出的频率控制字，当单片机AT89C205上电后将产生新的DDS控制字信号。使用8MHZ晶体作为单片机AT89C2051的工作时钟频率。
CPLD器件为ALTERA公司的FLEX10K系列器件，实现DDS通道电路的相位累加器、数据总线控制和地址总线控制。地址总线控制和数据总线控制根据系统工作状态的不同，对系统的地址总线、数据总线以及控制线进行切换。DDS通道电路的信号合成由相位累加器、地址总线控制器、数据总线控制器与AT89C2051单片机中的EEPROM组成。作为DDS通道电路系统运转关键的相位累加器的设计优异决定了整个系统功能实现的好坏，相位累加器是一个具有反馈功能的32位加法器，加法器使用流水线技术实现，将输出数据和单片机送来的频率控制字进行连续相加，输出32位有规律的相位地址码。为了保证系统的高速运行，降低存储器之间的传输时延，在组合逻辑之间设计加入了触发器。32位相位加法器设计原理如图3所示：
图3 加法器设计原理
输出信号调整电路由数/模转换器、缓冲放大器和滤波器构成。数/模转换器采用AD公司的12位输入的AD9713，缓冲放大电路采用LM5111。输出信号调整电路为电流反馈的放大电路，数/模转换器输出的电流转化为电压，通过运算放大器的反馈电阻RF的电流决定LM5111输出的电压幅度，经LM5111整形和低通滤波器滤波后后输出约5V左右的方波信号。
三、系统加载实现
单片机上电自检结束后，进行系统的参考波形数据加载。数据总线和地址总线将控制权交给单片机，单片机的EEPROM处于“写”状态，几毫秒后将参考波形频率数据fc写入EEPROM，随着加载波形数据结束，系统进入信号频率合成。单片机将查询到的频率预置值计算成频率控制字，然后送入相位累加器。每一个时钟周期fc到来后在相位累加器中进行相位累加，每次累加后作为地址去寻址查表ROM，直至读出与复合地址要求对应的波形幅度后，将相位信号依次送至输出调整电路。
四、结束语
采用单片机和CPLD器件结合的方法来设计DDS频率合成技术比传统的合成方式显著地提高了系统性能，同时由于该方式具有很大的灵活性，方便的人机对话功能，可以方便的满足不同用户的需要，因此采用这种合成方式将会有很好的应用开发前景。同时，我们也应该注意到由于DDS数字直接合成的固有特点，导致输出信号频谱杂散较大，随着合成信号的输出频率升高，杂散表现得越大，进而限制了输出信号的频率范围。因此，我们在设计过程中应尽量减小能够引起杂散的各种因素，采用能够有效降低输出杂散的技术，从而使开发出的DDS系统性能更加优良。
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